امروز: دوشنبه 25 تیر 1397
دسته بندی محصولات
بخش همکاران
بلوک کد اختصاصی

دانلود مقاله ترجمه شده معماری پردازنده مرکزی مبتنی بر زمانبند سخت افزاری

دانلود مقاله ترجمه شده معماری پردازنده مرکزی مبتنی بر زمانبند سخت افزاری دسته: کامپیوتر و IT
بازدید: 1 بار
فرمت فایل: pdf
حجم فایل: 1104 کیلوبایت
تعداد صفحات فایل: 38

طراحی CPU بر اساس زمان بندی سخت افزاری و ثبات های خط لوله مستقل

قیمت فایل فقط 10,000 تومان

خرید

فایل دانلودی فقط شامل فایل ترجمه شده با پسوند pdf بوده و فایل انگلیسی در آن موجود نمی باشد.

بخشی از ترجمه فارسی مقاله:

1. مقدمه
استفاده از سیستم عامل های بی درنگ اختیاری و تجاری کنونی(RTOSs) برای سیستم های جاسازی شده، از نظر ما دو مسئله عمده را ایجاد می کند. در حالی که یکی به دستگذار (یک فایلی یا تسهیلاتی که وقفه را بعهده دارد) وقفه اشاره دارد، دومی به این حقیقت اشاره می کند که یک وظیفه نمی توان بطور همزمان با رویدادهای استفاده شده برای هماهنگ سازی، اشتراک گذاری منابع، ارتباطات هماهنگ شود. چنین رویدادی، سیگنال ها، تیرهای راهنما (semaphores)، پردازنده ی کلمات متنی (انحصار متقابلes)، پیام ها، پرچم ها و سایرین خواهند شد.
این مسائل در RTOSs شناسایی شدند که در میکروکنترل کننده ها بدون واحد مدیریت حافظه ی مجازی و مخزن حافظه اجرا می شوند. مثال هایی که از RTOSs پیروی می کنند عبارتند از:
μITRON, μTKernel, μC/OS-II, EmbOS, FreeRTOS, SharcOS, XMK OS, eCOS, Erika, Hartik, KeilOS
اولین مسئله، بخصوص با استفاده از جریان های عادی سرویس وقفه ی تولید شده، حرکت نامنظم اتفاقی(jitter) می باشد. به دلیل اینکه، آن برای محاسبه مشکل است، یک جزء مهمی از سیستم های بی درنگ می باشد. این ممکن است منجر به فقدان بی ضرب الاجل (deadline) شود. دومین مسئله، گسترش یافتن زمان اجرای کار می باشد. این بسط، با استفاده از فراخوان های پی در پی توابع واسط برنامه نویسی (API) برنامه ی RTOS برای تشخیص رخداد یکی از رویدادهای بالا ایجاد می شود. موضوع مهم دیگر، صرف زمان توسط RTOS برای سوئیچ کردن قشر یا قشری وظیفه می باشد (سوئیچ قشری، یک عملیات انجام شده توسط زمان بندی RTOS می باشد که نیاز به زمان زیادی دارد). بعلاوه فراخوان های تابع API ، مصرف کننده ی زمان می شوند، بخصوص اگر پردازنده نیاز به انتقال از حالت کاربر به حالت ناظر یا بالعکس داشته باشد. پردازدنده های همه منظوره های کنونی برای سیستم های جاسازی شده استفاده می شوند اما آنها می توانند مشکلاتی را به دلیل عملکرد غیرمحتمل و صرف انرژی ناکارآمد ایجاد کنند. به منظور پرهیز از چنین مشکلاتی، فن آوری های طراحی محتاطانه ایی ممکن است اتخاذ شود. این فن آوری ها می تونند پلت فرم (سطوح) بسیار بزرگی را ایجاد کنند که قادر به رفتار مناسب تحت بدترین شرایط می باشند. بعنوان یک نتیجه، استفاده از این پردازنده ها، کاربرد پذیری را محدود کرده است و آنها برای سیستم های جاسازی شده با ویژگی های زمان وقعی سخت و الزامات یا تقاضاهای مصرف انرژی پایین نامناسب هستند. از طرف دیگر، اخیراً، دستگاه های آرایه ی (FPGA) قابل برنامه ریزی میدان با ارزش های کارامدتر و با ظرفیت معادل در مدخل های منطقی (بیش از میلیون) گسترده می شوند. به این دلیل ما یک پشتیبان سخت افزاری را بر اساس سیستم های FPGA پیشنهاد می دهیم. ما یک معماری زمانبندی سنتی را ارائه می کنیم که یک طراحی سخت افزاری با تکرار منابع می باشد (شمارنده ی برنامه (PC)، ثبات ی خط لوله (pipeline)، و ثبات ی همه منظوره ی CPU) چنانکه در مراجع 6 و 7 تعریف شده اند. معماری ما بر اساس پردازنده ی میکرو بدون معماری مراحل خط لوله ی در هم قفل شده (MIPS) می باشد که بطور خاص برای پشتیبانی عملیات زمان بندی سخت افزاری بعنوان بخشی از CPU آن اتخاذ شد. آن بک مجموعه از 4 ثبات ی خط لوله را برای هر وظیفه که برای نگهداری دستوالعمل های در حال اجرای CPU استفاده شدند بکار می رود. فایل ثبات برای هر وظیفه یا کار تکرار می شود. این امر موجب سوئیچ کردن سریع قشر یا زمینه، به سادگی با استفاده از ایجاد نقشه ی مجدد از قشر یا زمینه ی فعال برای اجرا شدن می شود. این معماری، که در مرجع 7 معماری ثبات ی چند خط لوله ایی (multipipeline ) نامیده شد (MPRA)، روش های ذخیره ی پشته (stack saving) را با الگوریتم ایجاد نقشه ی جدید(remapping ) جایگزین می کند این الگوریتم قادر به اجرای شروع وظیفه ی جدید با چرخه ی ساعت بعدی می باشد.
معماری جدید به صورت زیر مشخص می شود:
آن شامل یک پیاده سازی اصلی ساختار سخت افزاری استفاده شده برای زمان بندی دینامیک (پویا) و استاتیک وظایف می باشد، آن قادر به مدیریت واحد رویدادها و وقفه ها می باشد، آن دسترسی به منابع به اشتراک گذاشته را فراهم می کند و هچمین روش استفاده شده برای اتصال وقفه ها به وظایف فراهم می کند بنابراین یک عملیات کارامد را در زمینه ی الزمات یا تقاضاهای بی درنگ ایجاد می کند.
هدف از طراحی جدید، بهبود عملکردهای میکروکنترل کننده های RTOSs می باشد. علکردها مربوط به موارد زیر هستند:
زمان سوئیچ کردن وظایف، زمان پاسخ به رویدادهای خارجی، رفتار وقفه ها، و زمان اجرای هماهنگ سازی ارتباطات داخل فرایندی (IPC) عناصر اولیه ی یک برنامه (رویدادها، پیام ها، انحصار متقابلes(پردازنده ی متنی) و غیره)
این مقاله بصورت زیر سازماندهی می شود:
معماری nMPRA، در بخش II ارائه می شود و معماری nHSE و از جمله تمام تسهیلات RTOSs در بخش III ارائه می شود. بخش IV یک سری آزمایشات را در طوا پیاده سازی معماری یا طرح پیشنهادی ارائه می دهد. بخش V شامل کار مرتبطو مقایسه با معماری nMPRA می باشد.در نهایت نتایج در بخش VI آورده می شود.

قیمت فایل فقط 10,000 تومان

خرید

برچسب ها : دانلود طراحی CPU بر اساس زمان بندی سخت افزاری و ثبات های خط لوله مستقل , مقاله طراحی CPU بر اساس زمان بندی سخت افزاری , تحقیق طراحی CPU بر اساس ثبات های خط لوله مستقل

نظرات کاربران در مورد این کالا
تا کنون هیچ نظری درباره این کالا ثبت نگردیده است.
ارسال نظر